پاورپوینت بررسی تکنیک های مدل سازی

انتساب پیوسته رویه ای

üبرای قرار دادن مقدار یک عبارت به صورت پیوسته و غالب در یک متغیر به کار می رود. üنتیجه این انتساب نسبت به انتساب رویه ای غالب است. üدر فرایند تست و عیب یابی کاربرد دارد. ü

انتساب پیوسته رویه ای

üاین انتساب به دو روش پیاده سازی می گردد: ü •با کلمات کلیدی assign و deassign •با کلمات کلیدی force و release

assign و deassign

üسمت راست حتماً reg و یا ترکیبی از reg ها است. üسمت چپ نمی تواند آرایه ای از reg ها باشد. üدرون بلوک های رفتاری استفاده می شوند.

üبا کلمه assign مقدار مورد نظر به reg اعمال می شود. üبا کلمه deassign مقدار reg مورد نظر به حالت قبل از به کار بردن assign بر می گردد.

force و release

üسمت چپ می تواند متغیری از نوع reg و یا net باشد. üدرون بلوک های رفتاری استفاده می شوند.

üبا کلمه force مقدار مورد نظر به متغیر اعمال می شود. üبا کلمه release مقدار متغیر مورد نظر به حالت قبل از به کار بردن force بر می گردد.

جایگزینی پارامترها

üدر Verilog می توان مقادیر پارامتر ها را هنگام ترجمه عوض کرد. üاین کار با استفاده از کلمه کلیدی defparam و یا هنگام فراخوانی ماژول صورت می گیرد.

مقیاس زمان

üمقیاس زمان قبل از تعریف ماژول تعیین می شود. üفرمت کلی: ü

`timescale <time_unit>/<time_precision>